2008年6月2日，北京——全球可编程逻辑解决方案领导厂商赛灵思公司今天宣布推出针对LTE无线系统的性能优化可编程Turbo编码解决方案。利用Spartan®和 Virtex®现场可编程门阵列（FPGA）嵌入的数字信号处理（DSP）能力, 新推出的Xilinx 3GPP LTE Turbo 编码器和解码器LogiCORE™ 产品提供了高达200 Mbps的吞吐能力，可满足不断演化的长期演进（LTE）标准对现代无线系统提出的语音和日益增长的数据通信要求。
Turbo码最初专为3G无线系统的商用而开发，主要面向WCDMA/HSDPA基站应用。这些Turbo码作为一种纠错方法来保证最佳的通信传输，性能几乎可以接近理论上的香农极限（噪声信道上最大信息传输速率）。赛灵思Turbo编码和XtremeDSP™解决方案的结合可以为正在开发中的3GPPLTE系统提供更大吞吐量，以满足新的LTE标准提出的更激进的总系统延迟要求。这些内核还可快速适应不断演化的新要求，如将TD-SCDMA演化为提议的LTETDD变种。
“有了3GPPLTETurbo编码器和解码器，产品开发人员可以在系统设计中更充分地利用我们的FPGA器件所提供的强大的信号处理能力。”赛灵思公司处理解决方案部基带处理高级经理MarkQuartermain说，“这些解决方案提供的强大的通信平台可以同时满足从Femto微基站直到宏基站单元的不同基站拓扑结构的要求。随着LTE标准经过最终标准化认证过程，还可以非常简单地更新Turbo参数变化。”
在5月31日-6月1日于上海国际会议中心举行的2008上海TD-SCDMA演进及LTE国际峰会上，赛灵思公司在3号展台上展示了这一领先的可编程无线应用解决方案。
为性能而优化
Xilinx3GPPLTETurbo 解码器LogiCORE解决方案提供的吞吐能力，达到了竞争解决方案性能的五倍。这样开发人员就可以将基站解决方案中复杂的高性能解码器功能分离出来，从而可以利用更为经济的DSP处理器来完成其它性能关键的基带功能。只需要简单地选择赛灵思FPGA中解码器功能所使用的处理单元数量，开发人员还可以在设计规模和吞吐能力性能之间进行折衷，从而保证采用尽可能小的器件来满足系统性能要求。
赛灵思3GPPLTETurbo解码器提供的特性包括：
•完整的交织器功能
•完全3GPPLTE模块尺寸范围（从40–6144的188个模块尺寸）
•动态可选择循环次数1-15
•多个（2，4，8）带智能调度功能的处理单元
•MAX,MAX_SCALE和MAX* (Log-MAP)算法
•位精确的C模型，用于BER性能快速仿真
•支持Spartan-3、Spartan-3ADSP、Virtex-4和Virtex-5FPGA器件
编码器包括完全的3GPPLTE交织器模块，并支持标准所允许的40–6144范围内的所有188种模块尺寸。为获得最大的吞吐性能，编码器采用双缓冲符号存储器架构，提供了灵活的控制选项，可简化与客户系统架构的集成。
