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台积电与美国客户合作开发先进3D封装技术,计划2022年量产

2020年11月23日 00:44  DeepTech深科技  

据报道,全球最大半导体代工企业台积电正在与 Google 等美国客户共同测试、开发一种先进的“整合芯片”封装技术,并计划于 2022 年量产。

届时,Google 及 AMD 将成为其第一批客户,Google 计划将最新技术的芯片用于自动驾驶,而 AMD 则希望借此加大在与 Intel 之间竞争胜出的概率。

台积电将此 3D 封装技术命名为“SoIC(System on Integrated Chips)”,该方案可以实现将几种不同类型的芯片(例如处理器、内存或传感器)堆叠和链接到一个封装实体之中,因此得到的芯片尺寸更小,性能更强,能耗也更低。多名消息人士称,此技术将有助于半导体产业改变当前摩尔定律难以延续的现状。

2018 年 4 月,在美国加州圣克拉拉举行的第二十四届年度技术研讨会上,台积电首度对外界公布了这一技术方案,它的出现,迎合了“异构小芯片集成”的趋势,是该领域的关键技术之一。

根据台积电在会中的说明,SoIC 是一种创新的多芯片堆叠技术,一种晶圆对晶圆的键合技术。它是基于台积电的晶圆基底芯片(CoWoS)封装技术与多晶圆堆叠(WoW)封装技术开发的新一代创新封装技术,可以让台积电具备直接为客户生产 3D IC 的能力。

图|台积电-SoIC,实现不同尺寸、功能和晶圆节点技术良品芯片的异构整合

有别于传统的封装技术,TSMC-SoIC 是以关键的铜到铜接合结构,搭配直通硅晶穿孔(TSV)实现的 3D IC 技术。2019 年 4 月,台积电宣布完成全球首颗 3D IC 封装。

图|台积电-SoIC,整体 3D 系统集成

今年 4 月,台积电宣布封装技术再升级,针对先进封装打造的晶圆级系统整合技术(WLSI)平台,通过导线互连间距密度和系统尺寸上持续升级,SoIC 技术除了延续及整合现有整合型扇出(InFO)及 CoWoS 技术,在系统单芯片性能上也取得显著突破。

目前台积电已完成 TSMC-SoIC 制程认证,开发出了微米级接合间距制程,并获得较高的电性良率与可靠度数据。

无独有偶,在 3D 封装技术方面,三星和英特尔也并没有落于人后。

今年 8 月,三星公布了自家的 X-Cube 3D IC 封装技术,其全称为 eXtended-Cube,意为拓展的立方体。在 Die 之间的互联上面,它使用的是成熟的硅穿孔工艺。

目前 X-Cube 测试芯片已经能够做到将 SRAM 层堆叠在逻辑层之上,通过 TSV 进行互联,制程使用三星自家 7nm EUV 工艺。

图|三星 X-Cube

三星表示这样可以将 SRAM 与逻辑部分分离,更易于扩展 SRAM 的容量。另外,3D 封装缩短了 Die 之间的信号距离,能够提升数据传输速度并提高能效。

而英特尔则更为激进,早在 2018 年 12 月,就展示了名为“Foveros”的全新 3D 封装技术,这是继 2018 年英特尔推出嵌入式多芯片互连桥接(EMIB)封装技术之后的又一个飞跃。

图|英特尔 Foveros

今年 6 月 11 日,英特尔更是直接推出采用 Foveros 3D 封装技术和混合 CPU 架构的英特尔酷睿处理器 Lakefield。

另外,据多家消息人士称,规模相对较小的中芯国际也正在寻求点亮类似的先进芯片封装技能,他们也已经从台积电的一些供应商订购设备,以运行小型先进封装生产线。

封装,这个以往在芯片产业链中处于低端的流程,无疑已经成为多方势力角逐的新赛道,而不管“鹿死谁手”,消费者都将享受到更好的智能设备。

编 辑:章芳
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